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2.5D/3D 적층 및 FOWLP(Fan-Out WLP)는 반도체 패키징 시장 수요를 충족시킬 수 있는 유망한 솔루션입니다. 반도체 패키징 주요 기업의 특허 활동과 IP 전략을 모니터링하는 것은 매우 중요합니다.
본 보고서에서는 다음 항목에 대한 최신 엑셀 데이터베이스(분기별)를 제공합니다.
- 신규 특허 출원 건수
- 신규 특허 취득 건수
- 특허 만료 및 포기 건수
- 지식재산권(IP) 양도 건수(재양도, 라이선싱) 및 제휴 건수(공동출원)
- 특허소송과 이의신청
- 패키징 기술별로 분류된 특허: 팬아웃 패키징(웨이퍼 레벨, 패널 레벨), 2.5D 및 3D 패키징(인터포저, 브리지, 하이브리드 본딩, 3D 적층 메모리)
- 매 분기마다 다음 PDF 보고서를 보내드립니다.
- 주요 데이터(분기 기준)
- 특허 현황 추이를 그래프와 댓글로 소개
- 주요 지적재산권 기업 및 기술 클로즈업
- IP 분석가에게 연간 100시간의 액세스 권한 제공:
- 분기별 분석 결과, 시장 동향, 분석 내용, 특정 특허 기술, 첨단 패키징 분야의 기업 지적재산권 포트폴리오에 대한 지적재산권 분석가와의 질의응답 및 토론
반도체 업계는 폼팩터의 소형화와 제품 성능 향상을 위해 하나의 패키지에 더 많은 연산 능력과 메모리를 집적하려는 수요가 증가하고 있습니다. 그러나 노드의 발전이 한계에 도달함에 따라 무어의 법칙을 달성하는 것은 점점 더 어려워지고 있습니다. 그 결과 칩 소형화 공정이 느려지고 있으며, 2.5D 및 3D 적층 및 팬아웃 웨이퍼 레벨 패키징과 같은 첨단 패키징 기술이 반도체 산업의 요구를 충족시키는 중요한 솔루션으로 부상하고 있습니다. 이러한 새로운 접근 방식은 성숙한 노드와 고급 노드를 결합하여 여러 다이를 단일 패키지에 통합할 수 있게 함으로써 지배적인 플립칩(FC) 및 와이어본드(WB) 기술을 보완하고 있습니다. 이러한 첨단 패키징 기술 로드맵은 고밀도 팬아웃(HD FO) 재배선 레이어(RDL), 고밀도 입출력 상호연결(I/O) 및 실리콘 인터포저, 임베디드 브리지, 하이브리드 본딩, 칩렛 접근 방식과 같은 고급 상호연결 기술에 대한 수요로 인해 공급망 경쟁은 더욱 치열해지고 있습니다. 2.5/3D 패키징 시장이 가장 큰 성장 잠재력을 가지고 있으며, 그 중에서도 3D SoC 기술은 칩렛 3D 집적화를 위한 하이브리드 본딩의 보급으로 가장 큰 성장세를 보이고 있습니다. 팬아웃형 WLP 업계에서는 실리콘 인터포저에 비해 비용 효율적인 솔루션으로 등장한 초고밀도 팬아웃(UHD FO)이 가장 높은 성장세를 보이고 있습니다. 반도체 패키징은 주로 ASE/SPIL, Amkor, JCET와 같은 OSAT에 의해 이루어지고 있으며, 이들은 이 분야에서 중요한 역할을 계속하고 있습니다. 그러나 실리콘 인터포저, 임베디드 브리지, 하이브리드 접합과 같은 혁신적인 2.5D/3D 패키징 솔루션을 개발하는 것은 TSMC, 삼성, 인텔입니다. 첨단 백엔드 솔루션을 제공하고 프론트엔드 역량을 활용함으로써 이들 기업은 이 분야의 미래 기술 및 지적재산권(IP) 발전에 영향을 미칠 수 있는 태세를 갖추고 있습니다.
이러한 상황에서 주요 기업의 특허 활동과 지적재산권(IP) 전략을 모니터링하는 것은 매우 중요합니다. 이러한 지식은 경쟁사의 R&D 로드맵과 전략을 이해하고, 위험을 평가하고, 비즈니스 기회를 포착하는 데 도움이 될 수 있습니다. 이 서비스는 TSMC, Intel, Samsung, Amkor, ASE, SPIL, JCET, Deca, Nepes, Powertech(PTI), SJSemi, Tongfu(TFME), Huatian, Infineon, Micron, SK Hynix, YMTC, GlobalFoundries, Xperi/Adeia 등 주요 기업의 IP 활동을 정기적으로 파악할 수 있습니다.
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